求人情報詳細｜ all engineer［転職］

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業務内容	Verilog-HDL,VHDLでのASIC又はFPGAでの論理回路設計及び論理合成
雇用形態	正社員
勤務地	本社（川崎市高津区）
勤務時間	フレックスタイム制(コアタイム10:00～15:00)
給与	専門・短大卒月給１９万５０００円大卒月給２０万８０００円上記金額は未経験者の最低給与額です。
休日休暇	完全週休２日制　(土･日・祝日）
待遇・福利厚生	社会保険完備、交通費全額支給
スキル・経験	専門学校・短大卒以上（経験者優遇）

企業名	株式会社エル・エス・アイ・テクノロジー
事業所	〒２１３－００１１　　神奈川県川崎市高津区久本３丁目２番３号　　　　　　　　　　　　　ヴェルビュ溝の口ビル５階　　　　　　　　代表電話　０４４－８１３－７３３０
設立	１９８５（昭和６０）年１２月１８日
資本金	５０００万円（ミツイワ株式会社　１００％出資）
事業内容	・システムＬＳＩ（ＬＳＩ／ＦＰＧＡ）の設計受託　　　　・要素回路（マクロ／ＩＰ等）の設計受託　　　　・評価に係るＦＰＧＡの設計／製作、評価ボードの作成　　　　・ブレッドボードの設計、製作